Lògica SSTL

Stub Series Terminated Logic (SSTL) és un grup d'estàndards elèctrics per conduir línies de transmissió que s'utilitzen habitualment amb els IC de memòria DDR basats en DRAM i els mòduls de memòria. SSTL està dissenyat principalment per conduir els mòduls SDRAM DDR (taxa de dades doble) utilitzats a la memòria de l'ordinador; tanmateix, també s'utilitza en altres aplicacions, en particular alguns PCI Express PHY i altres dispositius d'alta velocitat.[1]

Es defineixen quatre nivells de tensió per a SSTL: [2]

  • SSTL_3, 3,3 V, definit a EIA/JESD8-8 1996
  • SSTL_2, 2,5 V, definit a EIA/JESD8-9B 2002 utilitzat en DDR entre altres coses.
  • SSTL_18, 1,8 V, definit a EIA/JESD8-15A, utilitzat a DDR2 entre altres coses.
  • SSTL_15, 1,5 V, utilitzat en DDR3 entre altres coses.

SSTL_3 utilitza una referència de 0,45 * VDDQ (1,5 V). SSTL_2 i SSTL_18 fan referència a una tensió que és exactament VDDQ / 2 (1,25 V i 0,9 V respectivament).[3]

SSTL_3 i SSTL_2 admeten dues classes de terminació (càrrega de 50 ohms o 25 ohms). SSTL_18 només admet un (càrrega de 25 ohms).[4]


L'estàndard d'interfície de lògica terminada en sèrie stub (SSTL) està pensat per a aplicacions d'interfície de memòria d'alta velocitat i especifica característiques de commutació de manera que es puguin aconseguir freqüències de funcionament de fins a 200 MHz. L'aplicació principal dels dispositius SSTL són la interfície amb SDRAM.

Referències

  1. ↑ Jaci Chang Design Considerations for the DDR3 Memory Sub-system. Jedex, 2004, p. 4. http://www.jedex.org/images/pdf/samsung%20-%20jaci_chang.pdf
  2. ↑ «PolarFire® FPGA and PolarFire SoC FPGA User I/O User Guide» (en anglès). https://onlinedocs.microchip.com.+[Consulta: 29 agost 2023].
  3. ↑ Tom Granberg Handbook of Digital Techniques for High-Speed Digital Design. Pearson Education, 2004, p. 160-161.
  4. ↑ «SSTL for DIMM Applications» (en anglès). https://www.ti.com.+[Consulta: 29 agost 2023].